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【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 03

862 :目標はCPU作成:2005/10/14(金) 02:38:10 ID:dYGN15gl
>>807
>>809
どうもです、今までPICやAVRを使っていて
遅延について考えた事なんて無かったので
今回のお話を聞いて、あー、なるほどなぁ、と 思いました。

今は加算減算だけで精々10NSの遅延です
今後もっと時間の掛かる処理を付け加えていこうとすると
どれぐらい遅延が起こるかわかりませんが、問題になってきそうです。。
今使ってるFPEGのボードが最大で80Mhzなので
80ns以内の遅延を目指しがんばっていきます。

クロックを分ける、以外に遅延をできるだけ無くす方法って何かあるでしょうか?
出来るだけ単純な回路にするとか・?


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