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【FPGA/CPLDスレ】 XILINX/ALTERA/Lattice/Actel 03

782 :774ワット発電中さん:2005/10/12(水) 07:13:24 ID:R4vpuUL5
時間が無くて他の命令がまだ実相できてません。

ずーっと悩んで居たことがあって
クロックで全部同期させていて
1クロックづつづれていくんですよね

IFなんとかなら 以下を実行。で
モジュールを呼び出せないのが痛かったです

しばらく悩んで色々考えてみると
IF文でモジュールに繋げた用になる方法をやっとこさ思いつき
何とかずれない用になりました。

always@(posedge ck)
modul modu(a,b,c);//AとBを加算してCに結果が帰ってくる

C言語のイメージで行くとこんな感じでした。
が、実際はクロックの立ち上がりでモジュールに配線する。
という意味になっちゃって、んなこたー出来ないと怒られていました。

なので
wire [3:0] d;
modul modu(a,b,c)
assign d = c;
always@(posedge ck)
mem[0] <= d;
とすることでクロックに同期させてモジュールの戻り値を取得する方法を思いつきました・

もしかしたらコレも変な方法なのかもしれませんが、、
がんばって解決しましたー。

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